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Intel 半導體製程技術如何敗落?

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要說一個半導體公司擁有何等技術,不是簡單的以為用其麽艾斯摩爾(ASML)何種幅射射頻,DUV還是EUV,就可決定;而是要靠歷年來準備的功夫和多年累積的製程經驗,系統化,數技化,串成一體;更重要的要對製程有深度的認識:製程的提昇,不是靠「試誤」( trial and error) 就能濟事;如果運氣好,讓你試成一個製程,難道下個更先進的製程,也要靠運氣?

往昔,lintel 若完成一新的半導體程序技術,進入生產,必然召集大大小小經理和工程人員,進行「再教育」。

每個學員捧著一本「大紅書」,開開心心,競競業業,上百名羣聚一堂,翻著書,寫下筆記,聽著台上「志得意滿」的數位「技術名家」(technologist) 的啟蒙和開導:這可是全世界第一名半導體公司的最新進的半導體製作技術:誰都不敢懷疑手中所握的這本「大紅書」是寶典或祕笈,能夠參習,練功,誰說你我學員們不是半導體界中的第一流高手?

INTEL半導體製程當年是天下第一。 圖片來源:報橘
INTEL半導體製程當年是天下第一。 圖片來源:報橘

作者張生不敏,數年間適逢盛會數次,會後當然以高手自期許,自鳴得意,然後把「大紅書」鎖在抽屜裏(一段時間後,是要把祕笈繳交回去,不能不特意保護,供奉著);有需要,不時翻閱,溫故而知新,天下學問盡在此。

大概好幾年,幾次盛會之後,全公司上下當然相信 Intel 半導體技術仍然是世界第一,張生心性不正,居然開始懷疑起來,因為幾代「大紅書」看來並無推陳布新,開創新視野,真的仍然是世界第一 ?尤其在張生負責某些晶片委託 TSMC代工,有機會把兩方技術並列比較,心中對「世界第一」的滿足感,開始不安起來!

張生,這位中低階級工程師的發現,說穿了也不甚了了:原來Intel device 的速度比人快上半代和一代的原因,只是把 Isolation的氧化或氮他物弄薄,降低電容阻抗的數值,只會薄化氧化物閘門(gate) 的厚度和薄化聯通的金屬材料上的努力,不在乎重要的漏電和散熱的風險。打個比喻:一輛輕裝卻漏油的汽車,當然一開始能跑很快(世界第一是要求),不在乎未來新技術可能冒罹的風險,飲䲴止渴,車子跑了幾圈以後,漏油情況更形嚴重,仍然會是世界第一?

這簡單和其它相關的的物理學道理,因為自認是第一,不費心外頭世界的存在和其它人的作為(有府內的technologist會硏究外頭人的二流製作程序?)怪不得以後幾年,Intel 產品一直有漏電和散熱的大問題:這些大問題若能發點心思,作點competitor analysis,早就可以發現。不幸的,成功的公司常會發展出某種所謂的「公司文化」(corporate culture),從業人員要生存的第一要務,是要自身行為和公司的文化匹配,要夠polished;例如說,張生的頂頭上司,整天在desktop前,等他上司的e-mail,上司的mail一到,立即回話(in no time) ,這是很重要的文化。每次的presentation 要求的英文字句特意講究,Dry run 一次,再一次,非三次以上不可,報告的技術的內容當然都是一樣。

至於那些飽讀「大紅書」的經理和大工程師們,應該對「技術」特別敏感才對。可是看來不像。有次為了縮短發展所需時間,有上級經理和technologist 居然建議延用現有的技術,只縮小關鍵程序的scale 即可:結果當然是一塌胡塗。

似乎,這些天下名家對「製程技術」( process technology )的瞭解,只停在某個單個兒簡單程序( pure state )的認識,以為「製程技術」只是數百個簡單程序累加的結果。簡單程序在時間序列 t=0 的特性和特徵,和在 t=-無限,或是 t=+無限時,大同小異。也就是他們無法把「簡單程序」,擴展到「場域型」(field )的概念而界定(characterize)製程的性質。

他們知識源泉大多來自的「大紅書」,而此書只能說是個「生產手册」,絶不是「技術專書」(technology book),紀錄關鍵製程,以及在發展整個完整製程中的「演變」。單個兒簡單程序,尤其是關鍵製程,應該有它的摹擬和其電子學特性的紀錄,如何隨著各類製程的進程,循序漸進,從事先設計好簡單到複雜電子線路,從而顯示其統計數字分佈的變異和電子學上性質的演變。

一個成熟的製程應該有這樣系統性、深層的單個兒製程的「特性叢結」,互相交配,而形成一個完整的場域,才可說是成熟的技術,不是簡單的稱呼 7nm、5nm、3nm,就能完事。尤其更要有壓力測試( stress test )各個製程的所摩擬的model,會因stress的加大而變異;例如對數型、線型、非線型等各類改變,「向量」關係變成「張量」,這也為甚麼最後成品的「可靠性」會變得那麼不容易預測。

因此,要說一個半導體公司擁有何等技術,不是簡單的以為用其麽艾斯摩爾(ASML)何種幅射射頻,DUV還是EUV,就可決定;而是要靠歷年來準備的功夫和多年累積的製程經驗,系統化,數技化,串成一體;更重要的要對製程有深度的認識:製程的提昇,不是靠「試誤」( trial and error) 就能濟事;如果運氣好,讓你試成一個製程,難道下個更先進的製程,也要靠運氣?如果你多少瞭解物理學家如何從單原子簡單原理演化成「場域」觀念,後量子物理到量子場論,所花費的心力,製程的提升,相對的應該不是難事。何況統計上的「大數目定理」和物理的「least action」定律,對於製程的提升,暗中會給助力。

所以,Intel 製程的落後如何改進,最重要的是瞭解其製程的落後,是在製程的本身,in itself,不是 XX86 Architecture 的干擾,也不是外頭工業界大量使用 ARM and STRONG ARM Architecture 的後果。

如果用OSI model,Intel 製程的落後是在於最底下Physical Layer and Data Link 出了問題,不是(至少不是眼前)在高層的 Network、Transport、Session、Presentation 、Application 等layers。或許Intel 高層的經理人員瞭解在製程上的落後,不是一年半載所能解決的,新的CEO 決定花費數百億美元再蓋兩大工廠的用意,倒不是要極力和極速的改善製程上的落後;而是另閉戰場,以Intel 不易匹敵的生產能力,迎合電動車大量需要車用晶片時代的來臨。

作者 / 張生

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半導體 台積電 國際 技術 生產 英特爾 製程
2021-04-13 張生

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